半導体の世界はヘテロジニアス化へと進んでおり、Universal Chiplet Interconnect Express（UCIe）標準がその鍵を握っています。異なるメーカー、異なるリソグラフィ、異なる目的を持つチップレットが、あたかも一つのチップであるかのように同一パッケージ内で通信することを可能にします。モノリシック設計の終焉であり、新たなモジュール時代の幕開けです。🧩
マルチチップのカオスを標準化する物理層 ⚙️
UCIeは、チップレット間通信のための物理層（PHY）とリンクプロトコルを定義します。有機基板、シリコンインターポーザ、またはシリコンブリッジ上で動作し、初版ではレーンあたり最大32 GT/sの帯域幅を提供します。アーキテクチャには、高スループットのデータフローと制御トラフィックの両方をサポートするプロトコルスタックが含まれており、エラー訂正メカニズムと電力管理機能を備えています。その目的は、TSMCのAIチップがSamsungのHBMメモリと問題なく通信できるようにすることです。
あなたのCPUが隣のチップと話す必要がある時 🗣️
高性能なチップレットと、どちらかと言えば低速で発熱しやすい別のチップレットを同じパッケージにまとめることを想像してみてください。UCIeは、それらが互いに衝突するのを防ぐ同時通訳者です。この標準は、一方が特定のファウンドリから、もう一方が競合他社から来たとしても、仲介者を必要とせずに両者が理解し合うことを保証します。まるで、各住人がそれぞれのこだわりを持つシェアハウスですが、少なくとも配管は機能しているようなものです。