Auf der ISCAS 2026 stellte Huawei sein Tau-Skalierungsgesetz und den Kirin-2026-Prozessor mit LogicFolding-Architektur vor. Der Vorschlag verkleinert nicht die Transistorgröße, sondern reorganisiert den Signalfluss, um interne Distanzen zu verkürzen. Das Ergebnis: 238 Millionen Transistoren pro mm², eine um 53,5 % höhere Dichte und eine 41 %ige Verbesserung der Energieeffizienz in den Hochleistungskernen. Eine direkte Antwort auf die US-Beschränkungen, die versucht, die Siliziummauer ohne extreme Lithografie zu umgehen.
LogicFolding: Signale falten, um Silizium auszuquetschen 🧠
Die LogicFolding-Architektur schrumpft die Transistoren nicht, sondern faltet die Datenpfade, um die Signalübertragung zu verkürzen. Dies reduziert die Latenz und den Energieverbrauch, ohne auf feinere Knoten angewiesen zu sein. Die Hochleistungskerne des Kirin 2026 erzielen eine um 41 % höhere Effizienz, während die Dichte Werte von 238 Millionen Transistoren pro mm² erreicht. Es ist ein pragmatischer Ansatz: Wenn man keine hochmodernen EUV-Maschinen verwenden kann, gestaltet man die Stadtkarte neu, anstatt kleinere Häuser zu bauen.
Der Trick des Signalfaltens, den Intel gerne kopieren würde 🤯
Während sich die westlichen Hersteller mit 1-Nanometer-Lithografien den Kopf zerbrechen, kommt Huawei und sagt: Meine Herren, man muss nicht schrumpfen, es reicht, die Schaltung wie ein Origami zu falten. Und es funktioniert. Der Kirin 2026 hat jetzt die Dichte eines Rechenzentrums, das in einen Handy-Chip gesteckt wurde. Bei diesem Tempo werden die Ingenieure der Konkurrenz anfangen zu vermuten, dass Huawei ein Dimensionsportal im Reinraum gefunden hat. Oder vielleicht verwenden sie einfach mehr Isolierband.