Intelは、世界的な半導体不足とAIの爆発的な需要に対応するため、品質管理方針を変更しました。以前は最高基準を満たさないとして廃棄されていたプロセッサが、現在ではローエンド向けに販売されています。ビニングとして知られるこの手法により、局所的な欠陥があるウェハを再利用し、欠陥のあるコアやキャッシュを無効化することで、オフィス機器向けの機能的なチップを製造できます。
シリコンウェハの歩留まりを3Dで可視化 🧩
このプロセスを理解するために、3Dで可視化された300mmウェハを想像してみてください。個々のチップ（ダイ）は色分けされたモザイクとして表現されます。緑色の領域は完全な性能を示し、黄色は小さな欠陥、赤色は致命的な不良を示します。Intelはこれらのウェハを電子顕微鏡でスキャンし、トランジスタレベルで欠陥をマッピングします。演算コアに欠陥があるダイは、再割り当て用にタグ付けされます。レーザーヒューズを使用して、損傷したセクションを物理的に切断し、チップをローエンドモデルとして再構成します。この3D微細加工技術により、完全な歩留まりが70%のウェハからでも、性能は低下するものの、最大95%の販売可能なチップを生成できます。
産業効率の隠れたコスト ⚙️
この戦略は各ウェハの利用を最大化する一方で、技術的なパラドックスを生み出します。基本的なハードウェアはもはや独自の設計ではなく、プレミアムチップ製造の副産物となるのです。ローエンドの消費者にとって、これは性能マージンが非常に狭く、オーバークロックが不可能なプロセッサを意味します。半導体市場では、この慣行は不足への依存を強め、設計者に欠陥に対する耐性の高いアーキテクチャの創出を迫り、3D微細加工を再定義する課題となっています。
Intelは局所的な欠陥があるチップを販売するために3Dビニングを実装しましたが、これはAIの重要なアプリケーションでこれらの半導体を統合するデバイスの長期的な信頼性にどのように影響するのでしょうか。
(追記: チップを3Dでモデリングするのは簡単ですが、レゴの街のように見せないのが難しいのです)